Erweiterung des RI5CY-Cores um eine Issue Pipeline-Stufe zur superskalaren Ausführung von Instruktionen
Assigned to M. Ruchay.
Bachelor’s Thesis
Abstract
Superskalarität ist eine Eigenschaft eines Prozessors bei der Befehle auf Instruk- tionsebene parallel ausgeführt werden können. Dabei hat der Prozessor mehrere Funktionseinheiten (FUs) auf denen die Instruktionen parallel ausgeführt werden. Durch die superskalare Ausführung von Instruktionen kann die Performanz einer Pipeline-Architektur gesteigert werden. Allerdings treten damit auch Struktur- und Datenkonflikte auf, die behandelt werden müssen. In dieser Arbeit wird der RI5CY-Core um die superskalare Ausführung von Instruk- tionen erweitert. Dazu muss eine neue Issue-Pipeline-Stufe in die bisher vorhandene Pipeline eingebaut werden. Der RI5CY-Core ist ein vier Stufen, 32-bit Prozessor- kern, der den RISC-V-Befehlssatz implementiert.